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질문입니다. 오석재 / 2017.04.26

MOSFET 강의를 듣다 잘 이해가 안가는 부분이 생겨 질문드립니다.

 

1. lecture 3c 강의내용 중 4 page tunneling 설명을 통해 -Vg를 인가하여 (PMOSFET) gate 쪽에 electron이 accumulation되고 1) electron의 낮은 energy barrier로 인해 발생하는 F-N tunneling과 2) Oxide의 두께가 너무 얇아 발생하는 direct tunneling이 있다는 것을 이해했습니다.

이 개념을 가지고 간다면, 5 page의 [ Qm = Qi + Qs ] 공식이 이해가 가지 않습니다.

위에서 이해한 tunneling 개념은 gate matal 쪽에서 oxide 쪽으로 tunneling이 되는 것으로 이해했는데, 위 공식에는 마치 semiconductor 에서 oxide쪽으로 tunneling이 일어나는 것처럼 보이는 공식입니다. 또한, electron보다 hole의 barrier energy가 더 높다고 배웠는데 공식에서는 hole이 tunnel되는 것처럼 보이기에 이해가 잘 가지 않습니다. (6 page에서는 semiconductor 에서 oxide쪽으로 electron이 tunnel되는 것처럼 보여집니다.)

 

2. lecture 3d의 body effect부분 그림이 잘 이해가 가지 않습니다.

그림에서는 substrate에 - Vb를 가하게 되면 source쪽의 n+ band만 밑으로 쭉 내려오게 되는데 drain쪽 n+도 함께 내려와야 하는것이 아닌가요? 제 생각에는, 기존의 상태에서 -Vb를 가하게되면 reverse bias에 의해 p band만 위로 올라가야 할 것 같은데 그렇지 않아서 질문드립니다.

또한, Vb는 오직 Vth를 조절하기 위해 걸어주는 것인가요? Vg와 마찬가지로 channel의 concentration이나 width 등에 영향을 줄 수 있을 것 같아 질문드립니다.

 

3. DIBL 현상이 잘 이해가 가지 않아 질문드립니다.

DIBL은 short channel에서 E field 가 높아져 drain potential을 낮춰줘서 Ids가 커진다라는 내용인 것 같은데 여기서 E field가 높아지면 drain potential을 왜 낮춰주는지 이해가 잘 가지 않습니다. p-n junction에서 reverse bias가 걸려 n region의 band가 더욱 낮아지고 depletion width가 커지며 depletion region의 E field가 높아지는 것은 잘 이해하고 있으나 교재에 나와있는 band 그림은 전혀 이해가 가지 않습니다...

또한 DIBL 앞에 있는 LDD에 의하면 depletion width가 커지게 되면 E=V/d에 의해 E field가 작아지게 된다고 설명해주셨는데 이것과 반대의 결과인 것 같아 굉장히 혼돈이 옵니다...

 

감사합니다.

 

QNA
답변 상태 답변완료
담당자 앤디솔 답변일 2017.05.06
답변내용

1. lecture 3c 강의내용 중 4page tunneling 설명을 통해 -Vg를 인가하여 (PMOSFET) gate 쪽에 electron accumulation되고 1) electron의 낮은 energy barrier로 인해 발생하는 F-N tunneling 2) Oxide의 두께가 너무 얇아 발생하는 directtunneling이 있다는 것을 이해했습니다.

이 개념을 가지고 간다면, 5 page [ Qm = Qi + Qs ] 공식이 이해가 가지 않습니다.

위에서 이해한 tunneling 개념은 gatematal 쪽에서 oxide 쪽으로 tunneling이되는 것으로 이해했는데, 위 공식에는 마치 semiconductor 에서 oxide쪽으로 tunneling이 일어나는 것처럼 보이는 공식입니다또한, electron보다 hole barrier energy가 더 높다고 배웠는데 공식에서는 hole tunnel되는 것처럼 보이기에 이해가 잘 가지 않습니다. (6 page에서는 semiconductor 에서 oxide쪽으로 electrontunnel되는 것처럼 보여집니다.)

 

) 아주 훌륭한 질문입니다.

4페이지에서 tunneling을 이해한상황에서

5페이지를 보면 그럴지도 모르겠습니다.

예를 들어 4페이지처럼 –Vgs를 가했을 때실제 일어나는 모든 상황은 gate의 전자들이 모여 tunneling조건이 되면 tunneling을 할 것이고 동시에 Si-SiOxinterfacehole이 모이게 되는데 이 hole들도 Interfacequality가 나쁘면 SiOx 안쪽이나 아니면 interface trapcapture 됩니다. 결국 gate쪽전자와 Si쪽에서 홀이 서로 반대반향으로 움직이면서 SiOx를통과하거나 trap되는 현상이 동시에 일어날려고 합니다.

하지만 SiOx의 막질(quality) 또는두께에 따라 둘중에 하나만 주로 일어나거나 아니면 둘다 한꺼번에 일어나기도 합니다. 저도 디스플레이업계 현장에서 이런 일들을 많이 겪어보기도 했습니다.

다시 돌아가서

원래는 두가지를 모두 한꺼번에 설명해야 하지만 3, 4페이지는 주로 gate에서 반도체로의 tunneling을 설명했고 5페이지는 반도체에서 holeSi-SiOxcapture 되는 상황을 설명 했습니다.

실제로 회사나 연구소에 가서 소자 불량 분석을 할 때는 위에 언급한 두 개 다 고려해서 문제를 푸는 것이 좋습니다.

5페이지는 semiconductor 에서 oxide쪽으로 tunneling이 일어나는 것처럼 보일수도 있지만hole경우 SiOx-Si과의 energy barrier가 더 높아서 tunneling은 일어나지않고 SiOx내 또는 SiOx interfacecapture가 주로 됩니다.

벌써 이 정도 실력이면 계속 박사까지 공부를 해도 될 정도로 실력이 뛰어나군요.

 

2. lecture 3d bodyeffect부분 그림이 잘 이해가 가지 않습니다.

그림에서는 substrate - Vb를 가하게되면 source쪽의 n+ band만 밑으로 쭉 내려오게되는데 drain n+도 함께 내려와야 하는것이 아닌가요? 제 생각에는, 기존의 상태에서-Vb를 가하게되면 reverse bias에 의해 pband만 위로 올라가야 할 것 같은데 그렇지 않아서 질문드립니다.

또한, Vb는 오직 Vth를 조절하기 위해걸어주는 것인가요? Vg와 마찬가지로 channel concentration이나 width 등에 영향을 줄 수 있을 것같아 질문드립니다.

 

 ) 아주 좋은 지적입니다. –Vb를 가하게 되면 sourcebody(p type)가 역바이어스가 걸리게 되고

Drainboy(p type)–Vb를 가하기전에도 역바이어스 였는데 –Vb를 가하면서더 역바이어스 되는 것이 맞군요. 예리한 지적입니다. 전자의출발은 source에서 시작하는데 –Vb가 가해지면서 전자가넘어야할 산이 더 커져서 gate +bias를 더 많이가해서 barrier를 낮추어 gate를 지나가게 하게끔만들어주고 drain+ bias(Channeldrain이 역바이어스)로 인해 전자들이 그리로 drain되는 현상인데 주로 Vth를 조절하는 것이 주목적이고 channelconcentration에 따라서 –Vb를 가하기 전에 Vth값이 negativedepletion mode가 되어 leakagecurrent가 줄줄 새는 것을 걱정한다면 Vb전압을 인가해서 customer가 원하는 Vth로 조절이 가능합니다.

 

3. DIBL 현상이 잘 이해가 가지 않아 질문드립니다.

DIBL short channel에서 E field 가 높아져 drain potential을 낮춰줘서 Ids가 커진다라는 내용인 것 같은데 여기서 E field가 높아지면 drain potential을 왜 낮춰주는지이해가 잘 가지 않습니다. p-n junction에서 reversebias가 걸려 n regionband가더욱 낮아지고 depletion width가 커지며 depletionregion E field가 높아지는 것은 잘 이해하고 있으나 교재에 나와있는 band 그림은 전혀 이해가 가지않습니다...

또한 DIBL 앞에있는 LDD에 의하면 depletion width가 커지게되면 E=V/d에 의해 E field가작아지게 된다고 설명해주셨는데 이것과 반대의 결과인 것 같아 굉장히 혼돈이 옵니다...

) p-n junction에서전압을 가하면 전압의 대부분은 p-n junction depleletion지역에서만전압강하가 대부분 일어납니다. 왜냐하면 pn neutral지역보다 depletion지역이훨씬 더 저항 성분이 크기 때문에 전압강하는 이 부분에서만 거의 일어납니다. 좀 더 정확히 표현하면pn neutral지역도 아주 약간의 저항성분으로 그비율만큼 전압강하가 일어나기는 하지만 이부분까지 고려하면 반도체의 수식적 해석이 복잡해서 여기 부분은 전공책에서도 그냥 퉁쳤다고 보면 됩니다. (기존 모든 반도체 전공책에서 그렇게 다룹니다, 아무도 지금까지p nneutral지역의저항성분으로 인한 전압강하를 complain한 사람이 없었지요).

하지만 MOSFET은 좀다른 얘기이지요. Sourcedrain사이에 전압강하를보면 그사이 가장 큰 저항성분에서 전압강하가 일어나겠지요. 그러니 대부분 channel에서 일어날 수 밖에 없습니다. (Linear region에서Vds가 걸린경우)(LDD는 일단 없다고 보고)

여기서 drain(n+)+ 바이어스가 걸리면서 channel (p type)과 역바이어스가자연스럽게 걸리고 depletion지역이 생기게 됩니다. Drain+전압이 커지면 커질수록 drain 끝쪽에서 n+지역과 p type body사이에 역바이어스가 커지고 depletion은 커지며 pinch off이후부터는 (강의자료 3d 3페이지 그림에서 흰색부분이 모두 depletion된 부분입니다) 대부분 Vds에 의한 전압강하는 이 depletion지역에서 발생하게 되고Vds가 얼마나 가해졌는지 그리고 depletion 두께가얼마냐에 따라 e-field의 크기가 결정되겠지요.

거기다 big + Vdsshort channel 이라 생각하면 depletionsourcedrain이 만나게 되는 현상도 생길 겁니다.

이럴 경우 교안 1g 4페이지로돌아가서 drift current 에너지 밴드 그림을 보면 외부에 가해진 전압에 따라 에너지 밴드그림이기울어진 것을 볼 수 있습니다. 하지만 전압이 아니고 정확히는 e-field즉 전장에 따라 기울어지는 정도가 달라지겠지요.. sourcedrain사이에 거리가 무지 짧으면 같은 Vds라도 e-field가 크게 걸리어 에너지 밴드그림이 더 급격히 기울어 지게 됩니다. 이런현상이 DIBL 현상 즉 drain potential이 낮아지는현상 또는 bandgap barrier lowering현상을 보게 됩니다.

그리고 LDD의 역할은물리적으로는 p typen+만 있는 상황에서 생기는 depletion width는 상대적으로 짧아서 e-field가 강하게걸리고 대신 LDD를 삽입함으로써 자연스럽게 n지역을 만들어주고 depletion width를 상대적으로 길게 만들어 주면서 e-field의정의 V/width(거리)에 따라 e-field의 크기를 임의적으로 줄여주게 됩니다.

그래서 이렇게 커진 e-field를완화하기 위해 LDD가 필요한것입니다.

 

질문의 수준이 높아진 것에 저도 답하는 것이 즐겁습니다.

나머지도 파이팅하기 바랍니다.